수빈's Farm

MCU micro control unit FPGA field programmable gate array VLSI very large scale integration SOC system on chip AP application processor ASIC application specific integrated circuit CPU central processing unit GPU graphic processing unit HDL hardware description language IC integrated circuit STA static timing analysis SRAM static random access memory DRAM dynamic random access menory (latency, b..

- Flip flop 의 state는 clk만 바꿀 수 있다. FF과 clk은 절친~! - latch의 always sensitive list에 en(or clk)이랑 D 모두 넣어야함 (en=1인동안 D가 바뀌면 바로 반영해야 하니까) - state 시작과 끝 알아내기 - SRAM : static random access memroy (register file만들 때 사) - DRAM : dynamic random access memory - 6-transistor COMS SRAM cell (BL:bit line, WL:word line) - main disk가 있지만, 거기서 다 가져오면 시간이 오래 걸리므로, 여러개의 작은 것들 배치 register < cache(SRAM,register file..

Logic synthesis Parsing phase Parsing phase checks the syntax of the source code and creates internal components. (구문 분석 단계에서는 컴파일러가 소스 코드의 구문을 확인하고 내부 components를 만든다.) Elaboration phase (입력 회로에 대한 완전한 설명을 구성) Elaboration phase connects the internal components and unrolls loop and expands generate-loops and sets up parameters passing for tasks and functions and so on (구문 정교화 단계에서는 components를 연..

ASIC Design Flow - Logical Design - Physical Design [Logical design] 1. Design Entry : Enter the design into an ASIC design systenm, either using a hardware description language (HDL) or schematic entry. (HDL 또는 schematic한 것을 ASIC 디자인하는 시스템에 집어넣는다.) 2. Logic Synthesis : use an HDL ( VHDL or Verilog ) and a logic synthesis tool to produce a netlist. //VHDL : very high speed integarted circuit har..

Procedure Constructs (always) 잠깐 !! initial은 module에서 쓰지 말고 testbench에서만 쓰기~~!~! 기억해! 그치만~? always는? module안에서 쓸 수 있다!!!! always Statements - consists of all behavioral statements inside an always statement ( always 구문 안에서 모든 구문 선언 ) - starts at simulation time 0 and ends at $finish or $stop - executs continuously during simulation - Similare to infinite loop in C

Behavioral Modeling Behavioral Modeling - This level describes a system by concurrent(동시) algorithms. - 각각의 알고리즘들은 순차적이다. //전체적으로는 concurrent하나, algorithm내에서는 sequential 순차적이라는 것은 하나씩 실행되는 명령어들의 집합으로 이루어졌다는 것을 의미한다. - Functions, Tasks , always blcok이 main element이다 ( 6주차에 배움) - no regard to the structural realization of the design [GPT said] Behavioral modeling is a type of high-level abstractio..

Dataflow Modeling RTL system *** RTL(Register Transfer Level) system is a combination of dataflow and behavioral modeling. : Any digital system can be constructed by interconnecting registers(Flip Flop) and a combinational logic put between them for performing the necessary functions. // 모든 디지털 시스템은 상호 연결된 register(FF)로 연결되어있고 register사이에는 combinational logic이 있다. Register 사이에 있는 Combinationla L..

Unfamiliar Data type Example Code // Data selector – 2-to-1 mux module two_to_one_mux_tristate (x, y, s, f); input x, y, s; output f; // internal declaration tri f; // data selector body bufif0 b1 (f, x, s); // enable if s = 0 bufif1 b2 (f, y, s); // enable if s = 1 endmodule 2:1mux는 복잡하니까 tristate-buffer를 사용하여 x,y중 selector에 의해 하나의 값만 f로 나오도록 구현한 코드이다. Unfamiliar data type Data type in Verilog ..

Structural Modeling Instantiation of Basic Gates - Primitives gate는 primitives이다. 사용자가 만든 것이 아닌 주어진 것이며 사용자, simulation program이 모두 알고 있는 정보이다. module basic_gates (x, y, z, f) ; input x, y, z; output f ; wire a, b, c; // internal nets // Structural modeling using basic gates. nor g1 (b, x, y); not g2 (a, x); and g3 (c, a, z); nor g4 (f, b, c); endmodule primitives는 module이름이 본인의 기능을 하는 것이나 마찬가지이..

Structural Modeling Modeling in Verilog - Structurla Modeling : a set of interconnected component - dataflow modeling : by interconnecting registers and a combinational logic put between them - Behavioral Modeling : concurrent algorithms Structural Modeling [GPT said] Structural modeling refers to designing digital circuits using a structural descripton of the circuit. The structural description..