수빈's Farm

Behavioral Modeling Behavioral Modeling - This level describes a system by concurrent(동시) algorithms. - 각각의 알고리즘들은 순차적이다. //전체적으로는 concurrent하나, algorithm내에서는 sequential 순차적이라는 것은 하나씩 실행되는 명령어들의 집합으로 이루어졌다는 것을 의미한다. - Functions, Tasks , always blcok이 main element이다 ( 6주차에 배움) - no regard to the structural realization of the design [GPT said] Behavioral modeling is a type of high-level abstractio..

Dataflow Modeling RTL system *** RTL(Register Transfer Level) system is a combination of dataflow and behavioral modeling. : Any digital system can be constructed by interconnecting registers(Flip Flop) and a combinational logic put between them for performing the necessary functions. // 모든 디지털 시스템은 상호 연결된 register(FF)로 연결되어있고 register사이에는 combinational logic이 있다. Register 사이에 있는 Combinationla L..

Unfamiliar Data type Example Code // Data selector – 2-to-1 mux module two_to_one_mux_tristate (x, y, s, f); input x, y, s; output f; // internal declaration tri f; // data selector body bufif0 b1 (f, x, s); // enable if s = 0 bufif1 b2 (f, y, s); // enable if s = 1 endmodule 2:1mux는 복잡하니까 tristate-buffer를 사용하여 x,y중 selector에 의해 하나의 값만 f로 나오도록 구현한 코드이다. Unfamiliar data type Data type in Verilog ..

Structural Modeling Instantiation of Basic Gates - Primitives gate는 primitives이다. 사용자가 만든 것이 아닌 주어진 것이며 사용자, simulation program이 모두 알고 있는 정보이다. module basic_gates (x, y, z, f) ; input x, y, z; output f ; wire a, b, c; // internal nets // Structural modeling using basic gates. nor g1 (b, x, y); not g2 (a, x); and g3 (c, a, z); nor g4 (f, b, c); endmodule primitives는 module이름이 본인의 기능을 하는 것이나 마찬가지이..

Structural Modeling Modeling in Verilog - Structurla Modeling : a set of interconnected component - dataflow modeling : by interconnecting registers and a combinational logic put between them - Behavioral Modeling : concurrent algorithms Structural Modeling [GPT said] Structural modeling refers to designing digital circuits using a structural descripton of the circuit. The structural description..

Verilog coding basic 수 표현 앞쪽에는 사용할 bits수를 ' 뒤에는 사용할 진수(ex. b,h,d)를 명시하고, 그 뒤에 입력할 값을 작성한다. cpu는 general purpose를 가지고 있으므로 많은 기능을 위한 많은 공간을 필요로 하기에, cpu와 같은 HW에서는 공간의 낭비가 없어야하므로 사용하고자 하는 bit 수를 공간 낭비 없이 명확히 해야한다. 수 표현에 있어서 verilog의 엄청난 장점은 음수 사용이 -로 가능하다는 것이다. ex, -6;d3 //3의 2의 보수로써 음수 위와 같이 편리하게 음수 사용이 가능하다. Invalid & Unsized 1.bit 수 or 진수 표현이 없을 때 default로 32bits가 할당되고 decimal(십진수)로 인식된다. 2. 선언..

SW vs HW Programming language (vs) Hardware description language - Final Product? or just descriptoin? Programming language는 ~~.c 형태의 파일로서 final product가 완성된 셈이다. 하지만 HDL은 말 그대로 Hareware의 description일 뿐이며, 아직은 hardware도 아니고 final ouput 없는 상태라고 할 수 있다. - Sequential (ordered? out of ordered?) Programming language는 순서가 매우 중요하며 윗줄 아랫줄의 차이가 있고, 한줄 한줄이 순서대로의 instruction이다. 하지만 hdl에서는 code의 순서는 전혀 중요하지..

ASIC ASIC (Application-Specific Integrated Circuit) : It is a type of specialized integrated circuit (IC), designed for a specific application or task, as opposed to a general-purpose IC that can be used for a wide range of applications. ASICs are typically used in situations where performance, power consumption, and cost are critical factors. (ex, microprocessors, digital signal processor, grap..

[ Contents ] - Introduction to Verilog - HDL-based design flow (FPGA, ASIC) - Comparison with others Step1. Introduction to Verilog Importance of HDLs HDL : HDL is an acronym(두문자) of Hardware Description Language. Two most commonly used HDLs - Verilog HDL (also called Verilog for short) - VHDL (Very high-speed integrated circuits HDL) Features of HDLs - Design can be described at a very abstract..

Bandwidth Bandwidth (대역폭) ( 사전적 의미 ) : 특정한 기능을 수행할 수 있는 주파수의 범위로, 헤르츠 단위로 측정된다. 문맥에 따라 통과대역 대역폭 (passband bandwidth)로 부를 수 있다. 정보이론, 무선 통신, 신호 처리 등 여러 분야에서 중요한 개념으로 다룬다. ( in processor ) :대역폭은 일정한 시간 내에 데이터 연결을 통과할 수 있는 정보량의 척도를 의미한다. 즉, processor에서는 processor가 처리할 수 있는 데이터 양의 한계(maximum)를 의미한다. 이는 processor내부의 data bus, cache등 다양한 하드웨어 요소들의 속도와 효율성에 영향을 받는다. *** Computer bus : cpu가 처리한 데이터들은 모니..