DSD - ASIC Design Flow

 

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ASIC Design Flow 

 

 

- Logical Design

- Physical Design

 

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[Logical design]

 

1. Design Entry

 

: Enter the design into an ASIC design systenm, either using a hardware description language (HDL) or schematic entry.

 

(HDL 또는 schematic한 것을 ASIC 디자인하는 시스템에 집어넣는다.) 

 

 

2. Logic Synthesis

 

: use an HDL ( VHDL or Verilog ) and a logic synthesis tool to produce a netlist.

//VHDL : very high speed integarted circuit hardware description language

 

(HDL과 Logic synthesis tool 를 이용하여, netlist를 생성한다. )

 

 

3. System partitioning

 

: System partitioning divide a large system into ASIC-sized pieces.

 

(시스템을 ASIC 조각 사이즈에 맞추어 분류한다.)

 

 

4. Pre-layout simulation (배치하기 전에 시뮬레이션)

 

: Check to see if the design functions correctly.

 

( design function들이 올바르게 되었는지 확인하기 위해 디자인 요소들을 배치하기 전에 시뮬레이션 해본다.)

 

 

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[Physical Design]

 

 

5. Floorplanning (평면도)

 

: Map between logical description (netlist) and the physical description (floorplan).

 

(logical description과 physical description을 mapping한다.) 

netlist와 평면도 mapping

 

(--연결 어떻게 할지 보고)

 

 

6. Placement

 

: Decide the locations of cells(hdl로 부분부분 코딩한 거) in a block. 

 

(asic block에서 각각의 cell들을 어디에 배치할 지 결정한다.)

 

(--어디에 놓을 지 결정)

 

 

7. Rounting 

 

: Make the connections between cells and block.

 

(netlist 확인했고, 배치할 곳도 정했으니! 각 cell과 block을 연결!!)

 

 

8. Extraction (추출)

 

: Determine the resistance and capacitance of the interconnect.

 

(저항과 capacitance 결정)

 

 

 

Post-layout Simulation

 

: Check to see if the design still works with the added loads (resistance and capacitance) of the interconnect.

 

(cell 배치를 모두 끝내고 저항과 커패시턴스까지 추가된 상태에서도 설계가 정상적으로 돌아가는지 확인 )

 delay같은 요소들도 모두 포함되기 때문에 엄청나게 복잡하다!!